张量计算引擎（TPA）详解：MAC单元的排列、Tile执行机制与阵列调度

关键词

AI芯片架构、张量处理阵列、MAC单元设计、PE阵列布局、Tile划分策略、数据流控制、阵列调度机制、片上并行计算、执行密度优化、指令级流水线

摘要

张量计算阵列（Tensor Processing Array, TPA）是 AI 芯片的核心计算模块，其性能和组织方式直接决定了整个模型推理的吞吐与能效。本篇文章将系统性拆解 TPA 的结构构成与执行原理，从 MAC 单元的硬件设计出发，剖析 PE 之间的排列逻辑、数据传输路径、Tile 分块的调度方式，以及阵列级的执行同步与负载控制机制。文章还将引入典型调度优化案例，展示如何通过合理的张量划分与指令派发策略，最大化 TPA 的活跃率与执行效率。适合芯片架构师、AI compiler 工程师与系统优化人员深入理解芯片底层计算机制。

张量处理阵列（Tensor Processing Array, TPA）是 AI 芯片中专用于执行大规模矩阵运算和张量变换操作的核心子系统。它通常由大量相同结构的乘加运算单元（MAC）组成，按照特定拓扑排列，形成具有高并行度的数据驱动执行平台。TPA 的出现，是为了解决传统处理器在执行深度神经网络模型时出现的低效、低复用、高延迟等结构性瓶颈。

1.1 为什么 AI 芯片需要专用的张量阵列

现代神经网络模型呈现出几个显著的计算特征：

以矩阵乘法、卷积为主的张量密集型运算；
高度结构化的操作序列，几乎无分支跳转；
可预测的数据依赖关系与调度路径；
大量重复计算、共享权重与输入输出张量。

这些特征天然适合并行处理，而传统 CPU 或通用 GPU 的架构却是面向复杂指令、多任务调度、分支预测与缓存一致性优化设计的，不适合此类高密度张量计算。

为此，AI芯片需要一个计算阵列，其必须具备：

结构高度规整，便于映射重复计算单元；
高吞吐、低延迟，支持流式输入与输出；
与片上存储结构协同，减少外部带宽依赖；
可编程但高度结构化调度路径；

TPA 正是满足这一系列需求的基础单元。通过大规模并行 MAC 单元排列，TPA 可以将神经网络模型中的矩阵/卷积运算映射为流水化的数据通路，在保证能效的同时释放出极高的吞吐能力。

1.2 TPA 相比 CPU/GPU 核心计算架构的本质差异

TPA 与传统处理器最大的区别，不在于“性能更强”，而在于其 计算结构与数据访问路径高度贴合模型拓扑。

特征	CPU	GPU	TPA (AI Chip)
调度方式	指令驱动	线程块驱动	数据图驱动
运算结构	多功能ALU	SIMD/MIMD	大规模MAC阵列
控制流	高度灵活	中度灵活	结构固定、以图调度为主
数据缓存	多级共享缓存	局部+全局共享内存	层级SRAM、图结构感知缓存
并行模式	超标量/乱序执行	多核线程组	Tile级并行张量块处理
优化目标	通用应用	图形与并行任务	张量计算吞吐与能效比最优

本质上，TPA 是为“已知拓扑的计算图”执行而生的专用结构，绕开了传统处理器在控制流、任务切换、缓存一致性等方面的通用性负担。

1.3 典型执行模式：并行张量乘加与流水数据驱动

TPA 的执行并不依赖命令式指令流，而是由图调度器按调度图触发，形成高度并行的数据驱动模式。其典型执行流程为：

将输入张量划分为多个 Tile（张量子块）；
每个 Tile 对应映射到一组 PE（处理单元）；
调度器激活 Tile 数据路径与 MAC 执行器；
执行结果写回阵列输出缓存，传至下游算子。

这种结构在时间上表现为批次可并行（多个Tile同时计算）+流水线推进（不同阶段连续处理），在空间上表现为阵列并发（多个PE共享任务）+路径广播（权重数据复用）。

通过这种结构，TPA 实现了模型计算的快速调度、执行与清理闭环，为整个芯片带来了高度可控的吞吐能力与功耗平衡。

第2章：MAC 单元设计原理——从乘加逻辑到精度支持

MAC（Multiply-Accumulate）单元是构成 TPA 的最基本硬件结构，专用于执行神经网络中的核心运算：乘法与累加（a × b + c）。现代 AI 芯片中的 MAC 设计已从最初的单精度浮点扩展至多种低精度混合格式，并在能耗、面积与速度上达成更优的工程均衡。

2.1 标准 MAC 结构详解：乘法器、加法器、累加寄存器

一个标准 MAC 单元通常包含以下几个组件：

乘法器（Multiplier）：执行两个输入值（如权重 × 激活值）的乘法操作；
加法器（Adder）：将乘法结果与上一个累加值相加；
累加寄存器（Accumulator Register）：用于暂存当前输出结果，以支持后续累加；
输入寄存器：存放每一轮运算所需的输入张量子块；
控制逻辑：确定操作顺序、输出使能、清零/保持等状态控制；

其时序行为通常为：

输入 a、b -> 乘法器执行 a × b；
将结果与累加器中的 c 相加；
输出结果写回累加器，或直接输出；
根据调度逻辑重复步骤1-3。

在神经网络中，像全连接层、卷积层、注意力层的核心计算都可以分解为大量的 MAC 操作，通过阵列形式的重复执行完成高效推理。

2.2 混合精度支持机制：FP16、BF16、INT8 的控制路径

随着对能效比要求提升，AI芯片中的 MAC 单元逐渐支持多种精度模式，通过选择不同的编码宽度与计算路径，提高吞吐或降低功耗。

常见精度模式：

FP16（半精度浮点）：适合模型精度要求较高场景；
BF16（截断浮点）：保留指数部分精度更强，训练/推理均可用；
INT8（8位定点）：大幅降低功耗与带宽需求，适合推理部署；
INT4/INT2：用于极致压缩模型场景，需配合硬件校准支持；

精度支持机制：

MAC 控制器内部集成 数据宽度识别逻辑，根据输入指令或Tile元信息选择精度模式；
在低精度模式下，单个MAC结构可并行执行多个操作（如1个FP16等于2个INT8路径）；
累加器采用扩展位宽避免溢出（如INT8乘法 + INT32累加）；
多精度路径共享部分硬件模块（如公共乘法器树或共享缓存）以降低面积开销。

这种设计允许 AI 芯片在不同场景下灵活调整性能/功耗/精度之间的平衡。

2.3 MAC 单元在能耗控制与时钟域隔离中的设计挑战

为了控制功耗，TPA 中的 MAC 单元通常配备以下机制：

电源门控（Power Gating）：空闲周期断电，防止动态漏电；
时钟门控（Clock Gating）：无操作时暂停时钟，减少时序开销；
低电压运行（Dynamic Voltage Scaling）：根据负载动态降低核心电压；
精度动态切换：在不影响最终精度的情况下使用低位宽路径运算。

此外，在大规模阵列运行中，各组 MAC 单元有时位于不同的 时钟域（Clock Domain），为防止跨域信号干扰与失步，需要在阵列边界加入 同步缓冲区（Synchronizers） 或使用双时钟 FIFO 等机制进行时序对齐。

这些电源与时钟优化设计，使得 MAC 单元在保持吞吐能力的同时，具备良好的能效特性与系统级可控性，是支持大模型持续执行的重要保障。

第3章：PE（处理单元）结构与二维阵列组织方式

在张量处理阵列（TPA）中，PE（Processing Element）是最小的可独立执行单元，负责完成特定范围内的张量操作（通常为小块乘加、累加与局部缓存管理）。PE 之间通过二维网格拓扑排列，构成阵列级并行处理结构。本章将拆解 PE 内部结构，并分析 PE 阵列的排布与通信协作机制。

3.1 PE 内部结构：本地缓冲区、计算核心、控制通路

每个 PE 的设计均围绕“张量 Tile 的局部计算与缓存复用”目标构建，其内部通常包含如下关键模块：

输入缓冲区（Input Buffer）：用于接收来自阵列总线或邻近 PE 的张量切片输入；
权重缓冲区（Weight Buffer）：保存本次计算所需的部分权重张量块，通常静态加载；
输出缓冲区（Output Buffer）：暂存当前计算的中间或最终结果，等待写回或广播；
MAC 核心（MAC Engine）：完成乘加计算，支持多精度路径切换；
控制逻辑单元（Control Logic Unit）：解析执行指令、管理缓存切换与控制数据路由；
局部时钟域同步模块：用于与阵列时钟或邻近域同步。

典型 PE 的执行行为为：读取输入 → 计算 → 累加/激活 → 输出缓存 → 传递给阵列或下一节点。

PE 的输入输出缓冲大小、读写宽度与并发处理数决定了整个 TPA 的计算颗粒度与调度带宽。

3.2 典型 TPA 排列结构：行/列网格、双向连接拓扑

TPA 中的 PE 阵列通常采用二维矩阵排列，每一行或每一列构成可并行处理一维或二维张量切片的处理路径。

常见的排布方式包括：

行优先网格结构（Row-major Grid）：每行PE并行处理不同通道或宽度上的切片；
列优先网格结构（Col-major Grid）：每列PE执行一个张量块的垂直方向子任务；
分块互连结构（Block-tiled Mesh）：PE阵列按4×4或8×8分组构成子阵列，提升数据共享效率；
可编程互连拓扑（Reconfigurable NoC）：部分高端芯片采用片上网络机制，动态配置 PE 的连接关系。

不同排列方式决定了：

数据广播路径的有效性；
输出张量的拼接策略；
子图调度的并发性与重构能力。

阵列的拓扑并非只是结构性选择，更是张量调度与模型执行效率的关键约束。

3.3 PE 之间的数据共享、同步与延迟对齐机制

张量执行过程中，不同 PE 之间常需共享输入数据、权重块或中间激活数据。为支持这些行为，PE 阵列设计了多种共享与同步机制：

水平广播（Row Broadcast）：由主PE加载输入后，沿行方向将数据广播至所有PE；
竖直复制（Column Copy）：权重数据由一列PE共享，每列内多PE执行不同Tile；
邻接缓存映射（Neighbor Buffer Forwarding）：数据在相邻PE之间直接传输，绕过阵列主路由器；
延迟对齐寄存器（Delay Alignment Register）：针对不同PE处理延迟不同步问题，引入锁步时钟/对齐寄存器进行周期修正；
局部同步触发（Local Sync Trigger）：PE间协商完成阶段后，触发下一阶段子任务，适用于链式依赖模型结构。

这些机制保证了阵列中不同 PE 能在数据到达时间不同、算力占用不均衡的情况下，实现高效协同处理，并规避因数据争用或写入冲突带来的性能瓶颈。

第4章：Tile 切分策略与张量映射流程

神经网络中的张量往往维度巨大，无法一次性加载或在一个 PE 中处理完毕。为此，AI 编译器和调度器必须将张量进行切分处理，即 Tile 化，使其适应阵列结构与片上存储能力。本章将系统讲解 Tile 切分的原因、方式与 PE 映射策略。

4.1 为什么张量必须切块？从存储到算力的适配逻辑

张量切块（Tiling）的本质，是将大张量划分为适配硬件算力/缓存规模的子块单位，在保证计算正确的前提下提高资源利用率与并发度。

张量必须切块的工程原因包括：

片上缓存受限：完整张量无法驻留于L0/L1缓存中，必须按块分次加载；
计算阵列有限：一个张量只能部分映射至阵列，需循环调度各Tile；
提高数据复用率：将可共享数据块保留在缓存中，降低带宽需求；
支持流水调度：Tile 单元作为最小计算粒度，可实现多Tile流水处理；
降低访存延迟：每个Tile读写时间可控，便于总线调度与DMA优化。

Tile 大小、维度与布局决定了调度灵活性与运行效率，通常由编译器综合图结构、张量维度与芯片结构进行自动划分。

4.2 空间切块、通道切块与时间切片的执行差异

Tile 的切分方式直接影响映射效率与阵列调度路径，不同切法适配不同模型与阵列结构。

空间切块（Spatial Tiling）

在张量的空间维度（如 H/W）上划分；
适用于卷积、池化等空间敏感型操作；
可并行度高，但会引发边缘填充或重叠计算处理；

通道切块（Channel Tiling）

沿通道（C）维度切块，如将一个张量的 256 个通道划为 4 × 64；
适用于卷积核或多头注意力中的通道并发；
易于利用PE列方向结构，但张量整合时需额外逻辑处理；

时间切片（Temporal Slicing）

针对RNN/LSTM类结构，按时间步拆分每个序列片段；
可配合时间轴调度，提升流水处理能力；
每个 Tile 对应一个时间窗口的数据，与PE阵列无直接绑定关系，需依赖调度器动态路由。

实际部署中通常采用多维组合切块（如空间 + 通道 + Batch）以实现性能与资源最优配置。

4.3 Tile 与 PE 映射关系：一一对应、多对一、可重映

Tile 被切出后，必须映射到 TPA 中的 PE 上执行，不同映射策略决定了执行效率与资源使用情况。

一一对应（One-to-One）

每个 Tile 分配一个 PE；
实现最理想并发，但受限于PE数量；
缺点是资源不均匀时，PE空载问题严重。

多对一（Many-to-One）

多个 Tile 依次映射到同一个 PE；
实现时间复用，提升PE利用率；
编排顺序与缓存切换必须精细控制。

可重映（Remappable）

Tile 执行过程中支持“中断 + 重映射”，适用于异常路径或动态执行场景；
调度器必须维护Tile-PE映射表并支持状态恢复。

在实际工程中，还可能引入动态调度器，根据任务优先级或Tile负载动态调整映射策略，实现片上资源负载均衡与执行效率最优化。

第5章：数据流路径与广播机制

TPA（张量处理阵列）能否高效运行，关键在于数据流设计。输入张量必须被快速且有序地加载到阵列中，同时在PE之间共享或广播以完成各自的子任务。广播路径的效率，直接决定了整个推理过程的吞吐能力与能耗表现。本章重点讲解数据如何流入TPA、在阵列中分发的结构机制以及控制流同步手段。

5.1 输入张量如何被加载到阵列中？

AI芯片的外部输入通常驻留在片外DRAM或片上共享SRAM中。输入张量从存储单元加载到TPA，需经历以下典型路径：

DMA引擎搬运：调度器根据任务调度图，启动DMA将待处理张量从主存搬运至L2 SRAM；
L2 → L1分发：中间缓存将张量按Tile分片，分发至各子阵列对应的L1缓存；
L1 → PE输入缓冲区：每个Tile的数据最终落入对应PE的Input Buffer，触发MAC单元工作。

张量的格式会在加载过程中进行适配（如NCHW→NHWC转换、INT8压缩重组），由编译器在部署阶段就设定好数据排布模式，确保传输高效对齐。

5.2 数据广播路径设计：按列、按块、按子阵列

TPA内部各PE在执行卷积、矩阵乘法等操作时，常常需要共享输入张量或权重块，广播机制正是支撑这种共享需求的关键路径。

按列广播（Column-wise）

同一列中的PE执行不同通道下的卷积/乘法操作；
输入激活沿列方向广播至所有PE，权重块独立加载；
通常用于通道分解任务；

按块广播（Block-wise）

若PE以4×4或8×8为计算基本块，输入数据广播至整块所有PE；
每个PE再负责不同Tile的细分处理；
提升数据重用率，降低总线传输压力；

按子阵列广播（Sub-array）

大型阵列拆分为多个子阵列（如32×32），每个子阵列内共享一组输入数据；
实现输入张量在区域内的就地复用；
常配合NoC片上网络调度器实现子阵列之间的数据交换。

广播路径必须保证数据传输的低延迟与高并发性，通常配备专门的数据路由器与同步缓存策略，避免资源冲突或PE空等待。

5.3 控制流与数据流之间的同步机制

在 TPA 中，数据流（输入、权重、输出）与控制流（任务触发、PE启动、流水推进）并行存在，二者间必须保持严格的同步关系。

主要同步机制如下：

信号标记位（Valid/Ready）：数据到达后通过标记触发控制器激活；
事件触发门（Event Trigger）：执行前检测所有输入是否齐备，否则阻塞等待；
FIFO流同步：对于多周期的数据传输，采用缓冲区保证“满/空”流控制；
调度前提条件判断：调度器检测依赖Tile是否处理完成再触发下游指令；
流水对齐锁存器：将不同PE中因计算耗时不同的结果对齐输出，保持序列一致性。

控制流错误将导致Tile丢失、结果错乱或阵列停滞，是调度可靠性机制中重要的一环。

第6章：阵列调度机制与任务并发控制

阵列调度器负责驱动PE执行、协调Tile加载与计算顺序、避免资源冲突。高效调度可实现任务流最大化并行与功耗最小化。本章将围绕调度机制的构成与运行策略进行深入剖析。

6.1 局部调度器的作用：时钟驱动、事件触发、优先级选择

在大规模阵列中，集中式调度不具备可扩展性，常采用“局部调度器”（Local Scheduler）控制部分阵列资源运行状态。

局部调度器功能包括：

时钟驱动：每个周期激活调度队列，检查是否有任务进入；
事件触发：监控输入完成、Tile就绪、数据缓存可用等事件，满足即调度；
优先级仲裁：多个任务争用资源时，通过静态优先级、轮询、权重加权等方式选择；
异常恢复机制：当某PE因超时或异常中断，调度器可回退任务或选择备份路径继续；

局部调度器以硬件状态机形式实现，具备高实时性与低延迟反应能力，是阵列调度灵活性与稳定性的保障。

6.2 多 Tile 并行调度策略：流水线、分支重叠、缓存预取

调度器并不一次只处理一个Tile，而是要实现多个Tile之间的并发运行，常用策略包括：

流水线并行（Pipeline Scheduling）

将一个Tile的处理拆分为“加载 → 计算 → 输出”三个阶段；
不同Tile处于不同阶段并发执行；
最大化PE占用率，但对缓存与带宽压力大。

分支重叠（Branch Overlap）

对存在多个分支路径的模型（如多头注意力），不同路径的Tile交错执行；
启用多个调度子队列，切换空闲PE处理可用任务；
减少某一路Tile阻塞导致全阵列空闲的情况。

缓存预取与提前分配

在当前任务执行时，预加载下一任务的输入Tile与权重块；
动态分配Output Buffer空间，避免计算完成后阻塞输出写回；
提高阵列切换效率与延迟响应。

这些策略要求调度器不仅执行调度，还要具备任务预测、路径规划与资源评估能力。

6.3 芯片级调度控制与阵列资源负载感知机制

当多个TPA子阵列并存时，调度器还需在全局范围内进行任务分发与负载均衡。

芯片级调度机制包含以下模块：

资源状态监测器（Resource Monitor）：动态统计各子阵列使用率、空闲PE比例、缓存占用率；
任务分发控制器（Task Dispatcher）：按调度图拓扑与负载信息，将新Tile分配给最合适的阵列；
热备份机制（Redundancy Aware Dispatch）：对发生异常的阵列切换备份资源，避免停机；
执行时间估计器（Runtime Estimator）：预测当前任务完成周期，辅助后续Tile调度窗口规划。

芯片级调度能力决定了系统在大模型、混合精度、任务多路并行场景下的稳定性与效率上限。

第7章：张量执行效率优化策略

在AI芯片的张量处理阵列（TPA）中，计算性能的理论上限由MAC单元总量决定，而实际可达吞吐量则高度依赖PE的活跃率与调度指令的利用效率。本章将围绕阵列资源“可持续高占用”的目标，解析一系列工程优化策略，涵盖Tile级调度压缩、数据重用路径构建与执行阻塞的规避机制。

7.1 如何提升 PE 活跃率与指令利用率

PE活跃率衡量每个处理单元在运行周期中执行有效计算的比例，若任务调度不合理或数据准备不及时，PE往往长时间空转或等待输入，导致算力浪费。

提升活跃率的核心措施包括：

Tile尺寸与PE数目对齐：尽量保证切块数与可用PE数成倍数，减少冗余Idle周期；
调度紧凑化（Scheduling Compaction）：调整指令流，使Tile加载与执行交叉排布，减少等待周期；
向量化调度指令融合：将多个Tile的执行请求合并为一条向量型派发指令，减少调度开销；
任务批间串行重叠：当一个batch执行结束前，提前加载下一个batch的数据，实现周期内任务交叠；
时间域Slot重用：在PE空闲周期穿插计算轻负载任务（如残差Add、激活函数），充分压榨计算周期。

在实际部署中，通过硬件Trace工具持续监测每周期的MAC利用率，并回馈编译器进行调度再生成，是工业级优化的重要闭环路径。

7.2 数据重用与 Tile 再映策略

张量计算具有天然的数据复用结构，尤其在卷积、注意力等模块中，同一输入或权重Tile常用于多个输出结果。因此数据重用策略直接影响带宽压力与执行密度。

常见的数据重用优化路径包括：

PE本地缓冲重用：权重/激活加载一次后，在多个周期内参与多个Tile计算，避免重复搬运；
Tile结果缓存再映：在输出Tile未立即写回之前，保留至临时缓冲区供下游算子（如融合层）直接使用；
环形缓存路径（Ring Buffer）：在PE之间构建循环数据路径，实现上游结果对下游PE的就地复用；
共享Tile池设计：在多个子阵列之间引入共享的Tile缓存，提升跨阵列的数据一致性与命中率。

编译器需配合硬件布局结构，为每个Tile设定“生命周期区间”与“使用次数预测”，以生成精细化的数据保留与重用计划。

7.3 避免阵列空载与执行阻塞的常见技巧

执行阻塞常见于以下情境：

Tile尚未加载，调度指令已触发 → PE等待；
输出缓冲区未清空，结果无法写入 → MAC阻塞；
Tile执行周期预测错误，调度流失衡 → 局部阵列停摆；
控制流指令拥塞，导致后续Tile延迟执行。

为此工程上常用以下规避方法：

预加载探针机制：在Tile正式派发前尝试一次“假执行”路径测试，确保资源Ready后再调度；
可抢占式PE调度表：PE若因资源未就绪进入Idle状态，将自动调度执行低优先级轻任务，提升活跃率；
环形输出缓存设计：避免输出队列被写满阻塞计算，采用双缓冲 + 延迟写回策略；
异步调度优先级控制器：将低延迟任务优先派发，避免因长任务阻塞整个Pipeline；
调度温度图反馈：周期性生成阵列活跃热力图，回馈任务划分逻辑，实现负载平衡重排。

阵列运行稳定性最终决定了AI芯片在复杂模型、长任务下的表现边界，也是评估系统鲁棒性的重要维度。

第8章：从阵列设计到软件编译器的联动实践

AI芯片的算力释放并非硬件独立完成，而是依赖芯片编译器与调度工具链共同完成结构映射、Tile划分、指令生成与数据调度的联动体系。编译器需精确理解TPA结构，并输出匹配其执行模型的低层执行指令，本章聚焦该软硬协同链条的工程实现。

8.1 编译器生成的 Tile 划分策略如何影响硬件执行

编译器的主要职责是将神经网络模型的计算图，转换为可在TPA结构上运行的调度流与张量切块描述。Tile划分策略直接决定了：

PE的分布密度；
缓存的命中率与冲突频率；
数据路由路径的长度与带宽消耗；
调度优先级的区间重叠情况。

主要划分策略包含：

空间均衡切块（Spatial Balance Tiling）：将空间维度尽量均匀切分到PE阵列，提升分布式并行性；
精度感知切块（Precision-aware Tiling）：根据精度模式（FP16/INT8）动态调整Tile尺寸；
路径敏感切块（Path-sensitive Tiling）：针对多分支网络结构，使用浅层Tile深度剪枝策略，优化分支调度路径；
层融合导向切块（Layer-fusion-guided）：优先生成可供多层共同使用的Tile边界，实现计算链路融合。

编译器不仅输出切块信息，还需携带张量格式、Tile执行顺序、路径依赖、调度时序建议等元数据，为TPA运行提供指导。

8.2 实际部署中的调度指令生成路径

从计算图到芯片调度指令，通常经历如下路径：

前端图转换：从 PyTorch / ONNX / TF 获取模型图并标准化为内部IR表示；
算子分解：将复合算子分解为支持的原子运算单元；
图级优化：包括常量融合、激活共享、路径裁剪等；
Tile划分与张量重排：生成硬件适配的Tile边界与数据排布格式；
调度生成器：结合TPA结构输出调度指令、数据加载序列、PE映射表；
代码生成器：输出可在Runtime加载执行的低层硬件调度码。

调度指令常包含以下字段：Tile编号、输入/输出地址、PE索引、执行延迟、数据格式、精度模式、优先级标记等，形成完整的TPA执行链路配置。

8.3 向量化、批处理与并行性融合的工程优化实践

在工程部署中，还需配合多种软件优化策略协同工作，以最大化阵列并行度与吞吐率：

Batch级执行融合：将多个样本的同层执行统一调度，提升宏观并行性；
向量化Tile配置：在MAC单元层引入向量级指令扩展，使Tile执行更稠密；
路径分组调度：将结构相似的子图路径合并为统一调度流，降低编译复杂度；
跨层数据复用标记：引导Runtime进行输入缓存共享与输出预取；
动态Tile重排支持：在推理过程中，根据实际输入形状或分支路径实时切换Tile划分。

这些手段构成了AI芯片编译生态的核心能力，是从静态结构到动态执行的落地关键。

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